据欧洲处理器计划（EPI）官网11月9日报道，EPI合作伙伴已经完成名为EPAC的首版RISC-V加速器架构，并预期明年完成EPAC测试芯片并交付。

代号为“泰坦”（Titan）的EPAC测试芯片将与PCIe EPAC测试平台相辅相成，实现对RISC-V处理器架构的测试和增强，便于未来进行芯片改进并创建原型系统。

在软件层面，EPI已经有了一个支持RISC-V向量内在函数和C/C ++代码自动并行化的编译器，并正在仿真平台上评估生成的代码，为应用程序、编译器和架构的整体协同设计提供详细的见解。EPI还在使用其他软件开发工具（SDV）为其异构ARM+RISC-V架构调试操作系统。

根据最新的路线图，EPI计划2022年前，在台积电的6nm工艺上组合使用ARM Zues和RISC-V内核，生产出一款代号为“瑞亚”（Rhea）的多核器件。这比原定时间延后了一年。2023-2024年间预计开发出代号为“克诺诺斯”（Cronos）的第二代器件，其将组合EPAC加速器和ARM Neoverse V1高性能数据中心内核，并成为2023年建造欧洲百亿亿次超级计算机的主要引擎。

除了百亿亿次超级计算机外，EPI计划还专注于最先进汽车的高性能计算概念验证，以展示EPI的知识产权如何实现未来的高级驾驶辅助系统（ADAS）功能，从而为利用通用处理器（GPP）、RISC-V平台、Kalray MPPA架构和Menta eFPGA知识产权铺平道路。

张娟 供稿自